2017年推出的FAST 1.0规范 主要 支持OpenFlow交流，2018年推出的FAST 2.0规范 在优化流水线管理 设置 的同时，扩展UDO模块以支持IEEE 1588透明 时钟盘算和网络实验 仪（FAST-ANT）精准的发包控制和输入 分组时间 戳记号 。2019年FAST将进一步优化FAST 硬件流水线以及FPGA OS的架构，推出3.0规范 ，以支持时间 敏感网络（TSN）的交流需求。 一、需求配景      时间 敏感网络（TSN）是工业互联网和关键 行业范围 完成 确定性交流的主要 手腕 。在2018年工信部宣布的《工业互联网生长举动 妄想 （2018-2020）》中，明白 提出“在汽车、航空航天、石油化工、机械制造、轻工家电、信息电子等重点行业布置 时间 敏感网络交流机和工业互联网网关等新手 艺 关键 装备 ”。      近年来，IEEE 802.1事情组不时 推出新的TSN尺度，在802.1Q尺度的2018年版本中增添 了少量 对2014版本的修订，而针对2018版本的更多TSN相关修订还在制定 历程中。因为 ASIC芯片具有至少 两年的研发周期，是以 如今 成熟的网络芯片难以切合最新的TSN规范 ，FPGA在TSN市场内有所作为 。 二、FAST 2.0规范 的不及      2018年6月推出的FAST 2.0规范 增添 了用户界说输入 控制（UDO）模块规范 ，支持网络接口对IEEE1588规范 界说的PTP分组（sync/delay_req/delay_resp）透明 时钟的处置赏罚 ，但是 FAST 2.0规范 还难以周全 支持TSN交流装备 （TSN网络接口控制器和TSN交流机），主要 体如今 ：    （1）缺乏FPGA外部 多时钟域的时间 同步机制
     FASTFPGA外部 的UM逻辑和FPGA OS外部 的每个网络接口的收发逻辑处于分别 的时钟域，FAST 2.0没有提供这些异步时钟域中时间 的同步机制，是以 难以准确 盘算PTP分组从UM收回 时辰 与该分组从网络接口收回 时辰 之间的时间 差值，形成 时间 同步的误差加大。    （2）FPGA OS和UM之间的反压机制难以支持分组简直 定性转发
     FAST2.0与1.0一样，UM与FPGA OS之直接 纳单个优先级的反压流量控制机制，这就会形成 分 组在FPGA OS和UM外部 的转发延时不成 控，特殊 是低优先级的分组能够 会雍塞 时间 敏感分组的转发延时，难以知足 TSN尺度中的CQF（cyclic queue forwarding）成效 。    （3）缺少 1588时间 同步的完成 模子
     FAST2.0支持交流机的透明 时钟职掌 ，但难以支持1588同步中的时钟master和slave端的职掌 ，缺少 UM焦点时钟的调零件 制，是以 无法支持TSN全网装备 时间 同步的需求。 三、FAST 3.0的特点      FAST 3.0在周全 兼容FAST 2.0硬件UM和UDO设计的基础 上，在以下两个方面临 FAST 2.0举行 晋级 。    （1）FAST UM焦点时钟与中心 I/O时钟同步方案
     由FAST UM维护焦点时间 计数器，在UM接口规范 中增添 全局时间 输入 相关信号，支持FPGA OS中中心 接口时钟域与UM外部 的焦点时钟举行 同步。    （2）提供IEEE 1588同步master/slave模块
     提供尺度的可拔出 FAST流水线中自力 事情的IEEE 1588时钟同步模块，凭证 设置 支持主时钟事情形式 和从时钟事情形式 。    （3）修正 FPGA OS完成 架构
     作废 FAST 2.0中UM发送端与UDO之间的FPGA OS逻辑，将UM发送端直接毗邻 分别 输入 接口的UDO模块。作废 UDO到UM的流控反压信号，使得用户可以完全控制从UM发送分组到接口MAC层输入 的延时，便于支持TSN的输入 调治。    （4）扩展UDO的接口信号
     在UDO的接口信号中增添 与焦点UM中全局时间 计数器的同步信号，支持UDO时间 与UM时间 同步，便于盘算分组从UM发送到接口输入 的延时，用于完成 PTP协议分组中透明 时钟字段的修正。 四、下一步妄想      2019年1月尾 ：完成FAST 3.0 UM和UDO规范 草案的制定 ；
     2019年2月尾 ，面向TSN交流机和智能网卡控制面软件的开发需求，在提出对现有FAST的UA软件架构举行 进一步修订的方案；
     2019年3月尾 ，基于openbox-S4完成TSN交流的基本 成效 演示。
     接待关注并提着名贵见识 。
附： FAST规范 的竞赛