2017年推出的FAST 1.0规范主要支持OpenFlow交换，2018年推出的FAST 2.0规范在优化流水线管理配置的同时，扩展UDO模块以支持IEEE 1588透明时钟计算和网络测试仪（FAST-ANT）精准的发包控制和输入分组时间戳标记。2019年FAST将进一步优化FAST 硬件流水线以及FPGA OS的架构，推出3.0规范，以支持时间敏感网络（TSN）的交换需求。 一、需求背景      时间敏感网络（TSN）是工业互联网和关键行业领域实现确定性交换的重要手段。在2018年工信部发布的《工业互联网发展行动计划（2018-2020）》中，明确提出“在汽车、航空航天、石油化工、机械制造、轻工家电、信息电子等重点行业部署时间敏感网络交换机和工业互联网网关等新技术关键设备”。      近年来，IEEE 802.1工作组不断推出新的TSN标准，在802.1Q标准的2018年版本中增加了大量对2014版本的修订，而针对2018版本的更多TSN相关修订还在制定过程中。由于ASIC芯片具有至少两年的研发周期，因此目前成熟的网络芯片难以符合最新的TSN规范，FPGA在TSN市场内大有可为。 二、FAST 2.0规范的不足      2018年6月推出的FAST 2.0规范增加了用户定义输出控制（UDO）模块规范，支持网络接口对IEEE1588规范定义的PTP分组（sync/delay_req/delay_resp）透明时钟的处理，然而FAST 2.0规范还难以全面支持TSN交换设备（TSN网络接口控制器和TSN交换机），主要表现在：    （1）缺乏FPGA内部多时钟域的时间同步机制
     FASTFPGA内部的UM逻辑和FPGA OS内部的每个网络接口的收发逻辑处于不同的时钟域，FAST 2.0没有提供这些异步时钟域中时间的同步机制，因此难以精确计算PTP分组从UM发出时刻与该分组从网络接口发出时刻之间的时间差值，造成时间同步的误差加大。    （2）FPGA OS和UM之间的反压机制难以支持分组的确定性转发
     FAST2.0与1.0一样，UM与FPGA OS之间采用单个优先级的反压流量控制机制，这就会造成分组在FPGA OS和UM内部的转发延时不可控，特别是低优先级的分组可能会阻塞时间敏感分组的转发延时，难以满足TSN标准中的CQF（cyclic queue forwarding）功能。    （3）缺少1588时间同步的实现模型
     FAST2.0支持交换机的透明时钟操作，但难以支持1588同步中的时钟master和slave端的操作，缺少UM核心时钟的调整机制，因此无法支持TSN全网设备时间同步的需求。 三、FAST 3.0的特点      FAST 3.0在全面兼容FAST 2.0硬件UM和UDO设计的基础上，在以下两个方面对FAST 2.0进行升级。    （1）FAST UM核心时钟与外围I/O时钟同步方案
     由FAST UM维护核心时间计数器，在UM接口规范中增加全局时间输出相关信号，支持FPGA OS中外围接口时钟域与UM内部的核心时钟进行同步。    （2）提供IEEE 1588同步master/slave模块
     提供标准的可插入FAST流水线中独立工作的IEEE 1588时钟同步模块，根据配置支持主时钟工作模式和从时钟工作模式。    （3）修改FPGA OS实现架构
     取消FAST 2.0中UM发送端与UDO之间的FPGA OS逻辑，将UM发送端直接连接不同输出接口的UDO模块。取消UDO到UM的流控反压信号，使得用户可以完全控制从UM发送分组到接口MAC层输出的延时，便于支持TSN的输出调度。    （4）扩展UDO的接口信号
     在UDO的接口信号中增加与核心UM中全局时间计数器的同步信号，支持UDO时间与UM时间同步，便于计算分组从UM发送到接口输出的延时，用于实现PTP协议分组中透明时钟字段的修正。 四、下一步计划      2019年1月底：完成FAST 3.0 UM和UDO规范草案的制定；
     2019年2月底，面向TSN交换机和智能网卡控制面软件的开发需求，在提出对现有FAST的UA软件架构进行进一步修订的方案；
     2019年3月底，基于openbox-S4完成TSN交换的基本功能演示。
     欢迎关注并提出宝贵意见。
附： FAST规范的比较